Сбор средств 15 Сентября 2024 – 1 Октября 2024
О сборе средств
поиск книг
книги
Сбор средств:
61.0% достигнуто
Войти
Войти
авторизованным пользователям доступны:
персональные рекомендации
Telegram бот
история скачиваний
отправить на Email или Kindle
управление подборками
сохранение в избранное
Личное
Запросы книг
Изучение
Z-Recommend
Подборки книг
Самые популярные
Категории
Участие
Поддержать
Загрузки
Litera Library
Пожертвовать бумажные книги
Добавить бумажные книги
Search paper books
Мой LITERA Point
Поиск ключевых слов
Main
Поиск ключевых слов
search
1
FPGA时序约束与分析
吴厚航
钟
clock
path
delay
延
fpga
析
沿
edge
setup
uncertainty
虚
routed
timing
默
input
衍
芯
period
required
false
slack
destination
get_ports
summary
频
0.000ns
arrival
fdre
锁
output
cnt_reg
pcb
get_pins
command
抖
report
requirement
域
辑
rising
paths
set_output_delay
constraints
拟
000ns
get_clocks
5ns
jitter
skew
Год:
2022
Язык:
chinese
Файл:
PDF, 56.22 MB
Ваши теги:
5.0
/
5.0
chinese, 2022
2
Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
Springer-Verlag New York
Sridhar Gangadharan
,
Sanjay Churiwala (auth.)
clock
timing
constraints
path
clocks
delay
specified
edge
input
analysis
paths
output
sdc
setup
period
signal
get_ports
port
command
generated
circuit
flop
specify
synthesis
tools
chip
transition
clk
consider
commands
option
network
latency
specific
false
cycle
capture
check
combinational
create_clock
delays
set_input_delay
tcl
waveform
launch
specification
modes
required
negative
shown
Год:
2013
Язык:
english
Файл:
PDF, 3.27 MB
Ваши теги:
5.0
/
5.0
english, 2013
3
Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
Springer-Verlag New York
Sridhar Gangadharan
,
Sanjay Churiwala (auth.)
clock
timing
constraints
path
clocks
delay
specified
edge
input
analysis
paths
output
sdc
setup
period
signal
get_ports
port
command
generated
circuit
flop
specify
synthesis
tools
chip
transition
clk
consider
commands
option
network
latency
specific
false
cycle
capture
check
combinational
create_clock
delays
set_input_delay
tcl
waveform
launch
specification
modes
required
negative
shown
Год:
2013
Язык:
english
Файл:
PDF, 8.58 MB
Ваши теги:
5.0
/
5.0
english, 2013
1
Перейдите по
этой ссылке
или найдите бота "@BotFather" в Telegram
2
Отправьте команду /newbot
3
Укажите имя для вашего бота
4
Укажите имя пользователя для бота
5
Скопируйте последнее сообщение от BotFather и вставьте его сюда
×
×